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FPGA的电源定序电路 系统设计师必须考虑加电和断电期间芯核电源和I/O源之间的定时差和电压差（换言之，就是电源定序）问题。当电源定序不当时，就有可能发生闭锁失灵或电流消耗过大的现象。如果两个电源加到芯核接口和I/O接口上的电位不同时，就会出现触发闭锁。定序要求不相同的FPGA和其他元件会使电源系统设计更加复杂化。为了排除定序问题，你应当在加电和断电期间使芯核电源和I/O电源之间的电压差最小。图1所示的电源将3.3V输入电压调节到1.8V芯核电压，并在加电和断电期间跟踪3.3V I/O电压，以使两电源线之间的电压差最小。 图1所示电源包含IC1和IC2两块IC，它们分别是TPS2034电源开关和TPS54680降压型开关稳压器。IC1产生IC2在起动期间跟踪的慢斜坡电压。6ms的斜坡时间可使加到电源开关大电容和电源输出端的涌入电流降到最小值。慢斜坡电压能使FPGA吸收的瞬态电流最小。电源开关TPS2034确保在IC2具有足够大的偏置电
TPS54680是一种同步降压型稳压器，内含2只30mΩ的MOSFET。因为TPS54680能提供和吸收6A那么大的负载电流，效率在90%以上，所以其输出在断电期间可跟踪另一电源线。当IC1因J2与地短路而不起作用时，I/O电源电压下降，一旦I/O电压下降到低于芯核电压时，芯核电压随之下降（图3）。典型的情况是，肖特基二极管与一个双电源的输出端相连接，以便在断电期间对芯核电源和I/O电源之间的电压差进行钳位，但是大多数设备不需要肖特基二极管和图1所示的电源电路。使用这种电源设计，就可去除闭锁电位并减小FPGA起动瞬态电流，从而可减少元件数量，提高可靠性。  图1 这种电源定序电路可消除闭锁问题，并可减少FPGA起动瞬态电流。 
图2 当I/O电源电压下降时，芯核电压相应减小。 
图3 当I/O电源电压平稳地向3.3V上升时，芯核电压则钳位于1.8V。
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